TP Système de Communication
Aperçu des sections
-
.* Une connaissance est un concept théorique (qu'on pourrait en général chercher sur Wikipedia).* Une capacité est associée à un verbe d'action : il s'agit de savoir faire quelque chose.Voir fichier joint
-
Les Travaux Pratiques de Systèmes de com (TPS) s'étalent sur 8 séances (TP 1 à 8). Tous les binômes commencent par le TP1, puis passent au TP2, etc.Le sujet du TP est disponible sur moodle au plus tard une semaine avant la séance : il est demandé d'effectuer la préparation correspondante.Les 5 premiers TP traitent de radio logicielle.Un système de radio définie par logiciel, ou Software Defined Radio (SDR), est un émetteur et/ou récepteur dans lequel la partie électronique RF, implantée "en hard" (matériel), est aussi réduite que possible (ceci dépend de la plate-forme), et configurable numériquement par l'étage numérique bande de base. C'est ainsi le programme (software), implanté sur un logiciel exécuté dans un PC (ou dans un circuit numérique type DSP/FPGA), qui permet de définir l'ensemble de l'émetteur ou récepteur.
L'intérêt est :- pour les industriels, de pouvoir rapidement prototyper un système;
- pour nous, de développer des émetteurs/récepteurs réels et fonctionnels sans nous préoccuper des détails de l'implantation des étages de conversion et RF.
Parmi les plateformes spécialisées, la plus connue est l'USRP (Universal Software Radio Peripheral) commercialisée par la société Ettus (rachetée en 2010 par National Instrument). L'USRP peut être utilisée comme émetteur et/ou récepteur et coûte, selon les modèles, de 1000 à 3000 euros environ.
Pour un prix beaucoup plus modique, une trentaine d'euros, on trouve des récepteurs commercialisés par NooElec : les dongles RTL-SDR.Les 3 derniers TP sont une introduction à l'architecture et à la programmation de circuits numériques spécialisés : les DSP et les FPGA.Références :[1] Software Defined Radio Using MATLAB & Simulink and the Rtl-Sdr (Anglais);
Robert W Stewart (Auteur), Kenneth W Barlee (Auteur), Dale S W Atkinson (Auteur) ; Relié: 672 pages,Editeur : Strathclyde Academic Media (11 septembre 2015);Langue : Anglais ;ISBN-10: 0992978726 ;ISBN-13: 978-0992978723[2] Wireless Communications, Molisch, A. F. WILEY (Ed.), ISBN 9780470741870, 2011.
-
Vous pouvez installer Matlab légalement sur votre machine, en suivant la procédure d'installation décrite à l'adresse ci-dessous :
http://dsi.insa-lyon.fr/content/matlab-licence-campus
Il vaut mieux installer la version 2017a car c'est celle que nous utilisons en TP. Par défaut, c'est la dernière version, 2018b, qui sera installée -- d'après les premiers retours que j'ai eus, elle fonctionne bien donc si vous l'avez déjà, vous pouvez la garder (la 2018a était truffée de bugs).
On ajoute généralement des toolboxes : au minimum installer la "Communications System toolbox", la "DSP System toolbox", la "Audio System Toolbox" et la "Statistics and Machine Learning Toolbox".
Pour installer le driver de l'usrp :
- sous windows, commencer par installer le driver National Instrument (choisir le premier en 64 bits). Puis, revenir à Matlab. Onglet Home, Menu Add-ons, Get Hardware Support Packages. Taper SDR dans la barre de recherche et choisir le "Communcations System Toolbox Support Package for USRP Radio". Suivre la procédure.
- sous mac, depuis Matlab, onglet Home, Menu Add-ons, Get Hardware Support Packages. Taper SDR dans la barre de recherche. Installer :
* d'abord le "Communcations System Toolbox Support Package for RTL-SDR Radio". Pas besoin de connecter le dongle RTL-SDR : taper simplement Next lorsqu'on vous le demande;* puis le "Communcations System Toolbox Support Package for USRP Radio".- sous linux, depuis Matlab, onglet Home, Menu Add-ons, Get Hardware Support Packages. Taper SDR dans la barre de recherche. Installer le "Communcations System Toolbox Support Package for USRP Radio".
L'installation sera validée avant le TP (créneaux ci-dessus) de la façon suivante :
Lancer Matlab, connecter l'USRP, attendre 3 minutes, puis taper dans la fenêtre de commandes :
findsdru
Vous devez voir apparaître quelque chose du type :
Checking radio connections...
---------- begin libuhd error message output ----------
Device discovery error: input stream error
---------- end libuhd error message output ----------
---------- begin libuhd error message output ----------
Device discovery error: input stream error
---------- end libuhd error message output ----------
Loading FPGA image: C:\ProgramData\MATLAB\SupportPackages\R2017a\toolbox\shared\sdr\sdru\uhdapps\images\usrp_b210_fpga.bin...
---------- begin libuhd error message output ----------
Device discovery error: input stream error
---------- end libuhd error message output ----------
ans =
struct with fields:
Platform: 'B210'
IPAddress: ''
SerialNum: '30CEEBC'
Status: 'Success'
Le serial number change en fonction de l'USRP.
Si ça ne fonctionne pas :
essayer de déconnecter / reconnecter l'USRP, à plusieurs reprises et en changeant de port USB. Si ça ne fonctionne toujours pas, relancer l'installation de l'add-on. -
Le TP1 est à la fois :
* LUDIQUE
le but est de transmettre votre voix, par modulation AM, entre un émetteur (PC+USRP) et un récepteur (PC+USRP). C'est assez simple à faire, et assez rapide en réalité. L'un des objectifs est donc de réviser la modulation AM.* FONDAMENTAL
pour la suite. Vous y apprendrez :--> ce qu'est une USRP (ce qu'il y a dedans), et comment l'utiliser.--> à utiliser un analyseur de spectre.**********************************************************************************************Pour que l'on puisse faire tout ça, je vous demande de préparer le TP : regarder les vidéos et répondre aux questions posées dans les quizz qui suivent. Temps de travail estimé : 1h30 (45 min pour regarder les vidéos, 45 min pour répondre aux questions).-
-
On suppose qu'à une fréquence donnée, la puissance de sortie, en dBm, varie linéairement avec le gain, en dB, lorsque ce dernier est dans la plage [0,90 dB]. Au delà, la puissance de sortie sature.
Pour un gain de 90 dB, la puissance est de 17 dBm. Cocher les affirmations justes.
-
Le sample time est le temps séparant deux échantillons d'un signal discret. Le sample rate est l'inverse du sample time : le nombre d'échantillons par seconde (unité : le Hz)
On considère une sinusoïde à 100 kHz. Quel sample time choisiriez vous pour avoir 10 échantillons par période ?
-
On désire émettre un signal dont le sample rate vaut 240 kHz. Ce signal, à l'entrée de l'USRP, doit être converti sous forme analogique. On doit donc régler la fréquence de fonctionnement du DAC, ou Master Clock Rate, et le taux d'interpolation opéré par le Digital Up Converter qui précède. On donne les valeurs possibles pour ces deux paramètres :
* Master Clock Rate : entre 5 et 56 MHz
* Interpolation : un entier entre 1 et 128, un entier pair entre 128 et 256, un entier divisible par 4 entre 256 et 512
Cocher les combinaisons possibles.
-
On dispose d'un modulant \( s_i(t) \)compris entre -1.5V et 1.5V. On veut transmettre ce modulant en effectuant une modulation d'ampitude d'une porteuse à 433 MHz. L'indice doit être de 0.5. On utilise le schéma ci-dessous, où \( s_c(t)=\cos(\omega_c t) \) :
Quelle valeur donner à l'offset \( A_0 \) ?
-
Cette fois, le modulant est compris entre -1 et 1V. On désire un indice de 0.5. Cette fois, on utilise l'USRP pour faire la transposition en fréquence :
Cocher les bonnes réponses.
-
Je dois observer le spectre d'un signal modulé en amplitude sans porteuse par une sinusoïde à 100 kHz. J'ai choisi pour le SPAN 10 MHz et pour le centre la fréquence porteuse.
Je m'attends à voir deux raies mais je n'en ai qu'une à l'écran. Que dois-je faire ? Cocher la ou les réponses justes.
-
-
Dépôt du compte-rendu par groupe de 4 (les 2 binômes associés pour les mesures à l'extérieur ) du TP2 .
Prendre les meilleurs résultats des 2 binômes pour les mesures en intérieur et dans Cortexlab.
A rendre 4 semaines après le TP au plus tard (6 mars 23h59). -
Dépôt du compte-rendu par groupe de 4 (les 2 binômes associés pour les mesures à l'extérieur ) du TP2 .
Prendre les meilleurs résultats des 2 binômes pour les mesures en intérieur et dans Cortexlab.
A rendre 4 semaines après le TP au plus tard (17 mars 23h59). -
Dépôt du compte-rendu par groupe de 4 (les 2 binômes associés pour les mesures à l'extérieur ) du TP2 .
Prendre les meilleurs résultats des 2 binômes pour les mesures en intérieur et dans Cortexlab.
A rendre 4 semaines après le TP au plus tard (10 mars 23h59).
-
-
Un signal est modulé en fréquence autour d'une fréquence porteuse à 100 MHz. La fréquence instantanée évolue entre 99,9 MHz et 100,1 MHz. La bande occupée vaut...
-
On conçoit un modulateur FM. Le modulant occupe la bande [0-50 kHz] et est compris entre -1 et +1 V. On souhaite que la bande occupée par le signal modulé soit de 250 kHz. Quelle valeur donner à K, sensibilité du modulateur (pente de la caractéristique) ?
-
On module en fréquence une porteuse par un modulant sinus à 2 kHz, compris entre -1 et +1V. Quelle valeur donner à la sensibilité K si l'on souhaite que le spectre contienne 6 raies non négligeables de chaque côté de la porteuse ?
-
En radio FM, la bande allouée est 87-108 MHz. Sur cette bande, on multiplexe les différentes stations. Pour une station radio, la bande du modulant est 60 kHz; l'excursion est 75 kHz. La bande occupée pour une station radio est...
-
On module un signal en fréquence par un modulant m(t). On utilise pour cela le modulateur présenté dans cette vidéo. Ainsi,on envoie à simulink le signal complexe :
\( e^{j 2 \pi K \int m(t) dt} \)
Quelle est l'allure de la constellation correspondant à ce signal complexe ?
-
Dans le TP4, nous avons mis en oeuvre un émetteur QPSK en utilisant Simulink et une USRP. Le schéma était le suivant :
La partie encadrée était implantée dans l'USRP, le reste dans un PC utilisant Simulink.
L'utilisation de Simulink limite le débit de cet émetteur, le restreignant la plupart du temps à des utilisations pédagogiques, de recherche ou de prototypage. En effet, un PC n'est pas un système temps réel, et Simulink ne peut traiter les échantillons qu'à une fréquence de l'ordre du kHz ou de la dizaine de kHz, même avec le mode Accelerator. Pour une application réelle, cette partie est plutôt implantée dans un ou plusieurs circuit numériques spécialisés (ASIC), FPGA ou DSP.
Dans ce TP, nous allons utiliser un FPGA et un convertisseur numérique-analogique (DAC) pour générer I(t). Le débit choisi est 5 Mb/s, soit 2,5 Msymb/s avec une QPSK. Le filtre de mise en forme est un filtre en cosinus surélevé. On rappelle que ce filtre permet de limiter la bande occupée par I ou Q, sans pour autant créer d'interférences entre symboles. Nous ne mettrons pas en oeuvre la transposition vers la fréquence porteuse fc.L'objectif principal est de continuer l'appropriation du langage VHDL, à travers une application plus complexe que celle présentée en cours. Le second objectif est de revoir les notions liées au filtre de mise en forme dans un émetteur numérique : filtre FIR, interférences entre symboles, diagramme de l'oeil.
Attention : le TP est un peu long, et si vous voulez d'une part comprendre ce que vous faites, d'autre part terminer, il faut bien le préparer. La préparation contient 4 parties, numérotées de A) à D). Le temps à consacrer à chacune est d'environ 30 minutes. Temps de préparation estimé : 2h minimum.
-
B) Sortie synchronisée
Considérons la description VHDL ci-dessous :
Dans l'architecture, on a une seule instruction concurrente. L'opération consistant à passer du code VHDL au hardware est appelée synthèse. Notre logiciel (Quartus) nous donne accès au schéma logique synthétisé à l'issue de la première étape de la compilation. En l'occurrence, ce sera un simple additionneur (combinatoire) :
Considérons une seconde description, cette fois faisant appel à un process :
Le hardware synthétisé est exactement identique. Le process est activé à chaque changement de x ou y, et la sortie est recalculée. Avec un process, on a donc synthétisé un circuit combinatoire.Ce qu'il faut remarquer également, c'est que dans ce process, on pourrait avoir plusieurs instructions, qui seraient alors exécutées de manière séquentielle pour l'évaluation de la sortie; toutefois, quel que soit le nombre et le type d'instructions du process, la ou les sorties sont toujours mises à jour à la suspension du process -- en fait un temps infinétésimal après son activation.Le circuit synthétisé sera toujours combinatoire si le process possède chaque entrée dans sa liste de sensibilité, et qu'il n'y a pas de condition sur un front montant ou descendant. Il n'y a pas de lien entre l'algorithme éventuellement utilisé dans un process pour calculer la sortie (boucle for par exemple), et le caractère combinatoire ou pas du circuit qui sera réellement synthétisé. Ceci dépend de la liste de sensibilité du process.Soit une troisième description :
Le hardware synthétisé est alors :
Le process est activé sur front d'horloge. Au front montant seulement, on calcule la somme de x et y. On voit que la sortie passe par un registre (5 bascules D ici).
C'est un point à retenir : si l'on désire que la sortie d'un circuit soit synchronisée par un registre (une ou plusieurs bascules D), il faudra toujours écrire un process comme ci-dessus, avec uniquement l'horloge dans la liste de sensibilité (et éventuellement une entrée de Reset), et une condition sélectionnant l'un des fronts au début du process.
Pour améliorer encore votre compréhension du lien entre VHDL et circuit synthétisé, faites la question "un dernier additionneur" ci-dessous.
-
La structure
Un registre à décalage n bits possède une entrée série, une sortie série, et n bascules. Un tel registre 4 bits est représenté ci-dessous.
La génération d'une suite binaire pseudo-aléatoire peut se faire à l'aide d'un registre à décalage particulier : à rétroaction linéaire, ou linear feedback shift register (LFSR). Il s'agit d'un registre à décalage semblable au précédent, mais qui ne possède pas d'entrée. L'entrée de la bascule de gauche est obtenue en calculant le XOR des sorties de certaines des bascules judicieusement choisies -- afin que la période de la suite binaire soit maximale. Ainsi, pour 4 bascules, la longueur maximale du cycle est 15, si l'on utilise les sorties des bascules 1 et 4 dans la rétroaction :
Le XOR est ici représenté par un signe "+" car il réalise une addition modulo 2.Consulter le fichier ci-dessous (LFSR) et répondre aux deux questions qui suivent.
-
La description VHDL
Ci-dessous, on donne le codage VHDL d'un registre à décalage :
.Attention, ce n'est pas le circuit à utiliser ici ! Mais c'est un exemple dont vous vous inspirerez pour écrire le codage du LFSR, dont le schéma logique a été trouvé à la question précédente. Voila le code :
A la ligne 13, on a déclaré un signal sur 4 bits pour stocker la sortie des 4 bascules : register_state. Généralement, on précise la taille en utilisant (3 downto 0); ici, on a légèrement dévié de cette convention pour que les index suivent ceux du schéma ci-dessus, c'est-à-dire :
- d'une part, pour que l'intervalle soit 1 à 4 au lieu de 0 à 3;
- d'autre part pour que le bit le plus à droite utilise l'index 4 (avec(4 downto 1), le bit de droite aurait eu l'index 1).
A l'état initial, les 4 bascules auront pour sortie 0 grâce à l'initialisation.
Noter que l'on a dans l'architecture deux instructions concurrentes : l'assignation simple permettant de connecter la sortie du circuit à la sortie de la bascule la plus à droite (ligne 15); et le process (lignes 16-22). Les deux auraient pu être écrites dans l'ordre inverse.
Le process possède un seul signal dans sa liste de sensibilité : l'horloge. Au front montant, les bits sont décalés d'un rang vers la droite (ligne 19) et l'entrée se retrouve à la sortie de la bascule de gauche (ligne 20). On pourrait, à la place de la ligne 19, utiliser une affectation simple par bascule; ou encore une boucle for du type : for i in 4 downto 2 loop ... mais l'affectation simple utilisant une tranche d'index est plus concise.En vous inspirant de ce code, donner le code VHDL permettant d'obtenir un générateur pseudo-aléatoire de période 1023 bits. Utiliser le schéma que vous avez trouvé (nombre de bascules, entrées du XOR) et rappelez-vous qu'il n'y a pas d'entrée à part l'horloge. Ayez en tête aussi la partie B) sur la synthèse.
Appeler l'entité gen_binaire, l'entrée d'horloge clock et la sortie register_output. Utiliser comme état initial 0... 0 1. Saisir le code dans un fichier texte (ceci permettra d'aller plus vite pendant le TP).
-
En tout honnêteté, vous avez passé sur cette préparation... (les réponses sont anonymes)
-
Implantation de filtres numériques sur une architecture à base de DSP.
Mode échantillon et mode trame.
-
-
Examen TPS TC 2017 - Créneau 15h30 à 16h20 Test
-